Завершено проектирование процессорного элемента векторного ускорителя Леопард. Архитектура процессорных элементов выбиралась исходя из требований максимальной гибкости (с точки зрения программирования) при высокой производительности и энергоэффективности на целевых задачах. В итоге была выбрана архитектура на основе древовидного АЛУ.
Решение математических задач предельной сложности из области дискретной математики с идеальным или близким к идеальному распараллеливанием по данным в части компактных по размеру кода и особо сложных математических процедур может быть выполнено энергоэффективно только на специализированных программируемых или конфигурируемых вычислительных структурах, реализованных на ПЛИС/СБИС или в виде специализированных блоков в CPU/GPU.
Производительность и энергоэффективность достигается с помощью специализации, простота программирования - с помощью универсальных конструкций. Мы попробовали объединить два эти подхода и разработали прототип на ПЛИС многоядерного процессора архитектуры MALT со специализированными ускорителями.
Недавно мы завершили сборку и отладку нового монстра - прототипа 210-ядерного процессора в ПЛИС Virtex7 2000T. Это самый большой кристалл в седьмом поколении ПЛИС от Xilinx. А наша MALT система - самый большой из известных на сегодня массивов независимых 32-битных RISC ядер, прототипируемых на одном ПЛИС. Настоящий прототип будет использоваться для отладки на реальных задачах контроллера общих ресурсов, в первую очередь "умного" контроллера памяти при сотнях обращений с разных ядер. Такая система также позволит изучить поведение внутрикристальной шины на пиковых нагрузках при различных конфигурациях (количествах цепочек ядре и их длинны).
Разработана и протестирована новая версия "умного" контроллера памяти. Теперь контроллер поддерживает блочные передачи данных – механизм, позволяющий копировать данные из одной области памяти в другую без участия процессорных ядер, обычно называется DMA. Использование данного механизма позволяет в несколько раз увеличить производительность в задачах с интенсивным обменом данными. В новом контроллере реализован базовый набор "настоящих" атомарных операций, например поддерживается атомарный инкремент.
Некоторое время назад мы завершили разработку 49-ядерного прототипа нашего процессора в ПЛИС и намерены двигаться дальше. В наших ближайших планах - увеличение количества ядер до 200 и выпуск новой модификации контролера памяти с поддержкой DMA и атомарных инкрементов.
Мы долго думали, как назвать нашу архитектуру. В итоге, после длительных размышлений, родился вот такой вариант: MALT - Manycore Architecture with Lightweight Threads, что в переводе означает "многоядерная архитектура с поддержкой легких потоков". Такое название должно достаточно точно отражать суть проекта. С одной стороны, в этом названии нашли свое отражение идеи из работ Питера Кегге по легким потокам, которые когда-то вдохновили нас. С другой стороны, само понятие manycore, означающее системы, имеющие огромное количество вычислительных ядер (от десятков до сотен или тысяч), в противоположность термину multicore, обычно применяемому к центральным процессорам, содержащим от нескольких до десятка ядер общего назначения на одном кристалле.
Важная веха в истории развития проекта. На это ушел год. На ПЛИС Xilinx Virtex6 реализован многопотоковый процессор, содержащий 49 RISC ядер. Полностью переработанная со времен 10-ядерного прототипа архитектура теперь обеспечивает возможность эффективной загрузки десятков и сотен простых вычислительных ядер без конфликтов и чрезмерных накладных расходов. Проект вырос и стал многочастотным. Частота работы процессорных RISC ядер - 100 МГц, частота внутренней пакетной шины - 200 МГц. Внешняя память - 125 МГц 16 MB ZBT SRAM. Система реализована на платформе Rosta RSP-527 с двумя ПЛИС Xilinx Virtex 6 с интерфейсом PCI-Express Gen 2.